PCB durch den Austausch von Designfähigkeiten

Via ist eine der wichtigen Komponenten von mehrschichtigen Leiterplatten, und die Kosten für das Bohren machen in der Regel 30% bis 40% der Kosten für die Leiterplattenherstellung aus. Einfach ausgedrückt kann jedes Loch auf der Leiterplatte als Durchkontaktierung bezeichnet werden. Unter dem Gesichtspunkt der Funktion können Durchkontaktierungen in zwei Kategorien unterteilt werden: Eine wird für elektrische Verbindungen zwischen Schichten verwendet; Der andere dient zum Fixieren oder Positionieren von Vorrichtungen. In Bezug auf den Prozess werden Vias im Allgemeinen in drei Kategorien unterteilt, nämlich Blind Vias, Buried Vias und Through Vias.

Blind Vias befinden sich an der Ober- und Unterseite der Leiterplatte und haben eine gewisse Tiefe. Sie werden verwendet, um die DGM-Linie und die darunterliegende innere Linie zu verbinden. Die Tiefe des Lochs überschreitet in der Regel ein bestimmtes Verhältnis (Öffnung) nicht. Vergrabenes Loch bezieht sich auf das Verbindungsloch in der inneren Schicht der Leiterplatte, das sich nicht über die Oberfläche der Leiterplatte erstreckt. Die oben genannten zwei Arten von Löchern befinden sich in der inneren Schicht der Leiterplatte und werden durch einen Durchgangslochformprozess vor dem Laminieren abgeschlossen, und mehrere innere Schichten können überlappte sich während der Bildung der Durchkontaktierung. Der dritte Typ wird als Durchgangsloch bezeichnet, das die gesamte Leiterplatte durchdringt und für die interne Verbindung oder als Positionierungsbohrung für die Komponentenmontage verwendet werden kann. Da die Durchgangsbohrung im Prozess einfacher zu realisieren ist und die Kosten geringer sind, wird sie in den meisten Leiterplatten anstelle der beiden anderen Arten von Durchgangslöchern verwendet. Die unten genannten Durchgangslöcher werden, sofern nicht anders angegeben, als Durchgangslöcher betrachtet.

　　1. Aus gestalterischer Sicht besteht eine Durchkontaktierung hauptsächlich aus zwei Teilen, zum einen aus dem Bohrloch in der Mitte und zum anderen aus dem Pad-Bereich um das Bohrloch. Die Größe dieser beiden Teile bestimmt die Größe der Durchkontaktierung. Offensichtlich hoffen Designer beim Hochgeschwindigkeits-PCB-Design mit hoher Dichte immer, dass je kleiner das Durchkontaktierungsloch ist, desto besser, damit mehr Platz auf der Platine verbleibt. Je kleiner das Durchkontaktierungsloch ist, desto parasitär ist die Kapazität von selbst. Je kleiner er ist, desto besser eignet er sich für Hochgeschwindigkeitsschaltungen. Die Reduzierung der Lochgröße führt jedoch auch zu einer Kostensteigerung, und die Größe der Durchkontaktierungen kann nicht unbegrenzt reduziert werden. Sie ist durch Prozesstechnologien wie Bohren und Plattieren begrenzt: Je kleiner das Loch, desto mehr Bohrungen Je länger das Loch dauert, desto leichter ist es, von der Mittelposition abzuweichen; Und wenn die Tiefe des Lochs das 6-fache des Durchmessers des Bohrlochs überschreitet, kann nicht garantiert werden, dass die Lochwand gleichmäßig mit Kupfer beschichtet werden kann. Zum Beispiel beträgt die Dicke (Durchgangslochtiefe) einer normalen 6-Lagen-Leiterplatte etwa 50 Mil, sodass der minimale Bohrdurchmesser, den Leiterplattenhersteller bereitstellen können, nur 8 Mil erreichen kann.

　　Second, the parasitic capacitance of the via hole itself has a parasitic capacitance to the ground. If it is known that the diameter of the isolation hole on the ground layer of the via is D2, the diameter of the via pad is D1, and the thickness of the PCB board is T, The dielectric constant of the board substrate is ε, and the parasitic capacitance of the via is approximately: C=1.41εTD1/(D2-D1) The main effect of the parasitic capacitance of the via on the circuit is to extend the rise time of the signal and reduce The speed of the circuit. For example, for a PCB with a thickness of 50Mil, if a via with an inner diameter of 10Mil and a pad diameter of 20Mil is used, and the distance between the pad and the ground copper area is 32Mil, then we can approximate the via using the above formula The parasitic capacitance is roughly: C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF, the rise time change caused by this part of the capacitance is: T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps. It can be seen from these values ??that although the effect of the rise delay caused by the parasitic capacitance of a single via is not obvious, if the via is used multiple times in the trace to switch between layers, the designer should still consider carefully.

　　3. Parasitic inductance of vias Similarly, there are parasitic inductances along with parasitic capacitances in vias. In the design of high-speed digital circuits, the damage caused by parasitic inductances of vias is often greater than the impact of parasitic capacitance. Its parasitic series inductance will weaken the contribution of the bypass capacitor and weaken the filtering effect of the entire power system. We can simply calculate the approximate parasitic inductance of a via with the following formula: L=5.08h[ln(4h/d)+1] where L refers to the inductance of the via, h is the length of the via, and d is the center The diameter of the hole. It can be seen from the formula that the diameter of the via has a small influence on the inductance, and the length of the via has the greatest influence on the inductance. Still using the above example, the inductance of the via can be calculated as: L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH. If the rise time of the signal is 1ns, then its equivalent impedance is: XL=πL/T10-90=3.19Ω. Such impedance can no longer be ignored when high-frequency current passes. Special attention should be paid to the fact that the bypass capacitor needs to pass through two vias when connecting the power layer and the ground layer, so that the parasitic inductance of the via will double.

　　4. Über das Design in der Hochgeschwindigkeits-Leiterplatte. Durch die obige Analyse der parasitären Eigenschaften von Durchkontaktierungen können wir sehen, dass beim Hochgeschwindigkeits-PCB-Design scheinbar einfache Durchkontaktierungen oft große Nachteile für das Schaltungsdesign mit sich bringen. Effekt. Um die durch die parasitären Wirkungen der Durchkontaktierungen verursachten Nebenwirkungen zu reduzieren, kann bei der Konstruktion so weit wie möglich Folgendes getan werden:

　　1. Wählen Sie aus den beiden Aspekten Kosten und Signalqualität eine angemessene Größe der Durchkontaktierungen aus. Für das PCB-Design von 6-10-Lagen-Speichermodulen ist es beispielsweise besser, 10/20Mil (gebohrt/Pad) Durchkontaktierungen zu verwenden. Für einige kleine Platinen mit hoher Dichte können Sie auch versuchen, 8/18Mil zu verwenden. Loch. Unter den derzeitigen technischen Bedingungen ist es schwierig, kleinere Durchkontaktierungen zu verwenden. Für Strom- oder Massedurchkontaktierungen können Sie eine größere Größe verwenden, um die Impedanz zu reduzieren.

　　2. Aus den beiden oben diskutierten Formeln kann geschlossen werden, dass die Verwendung einer dünneren Leiterplatte vorteilhaft ist, um die beiden parasitären Parameter der Durchkontaktierung zu reduzieren.

　　3. Versuchen Sie, die Schichten der Signalspuren auf der Leiterplatte nicht zu ändern, dh versuchen Sie, keine unnötigen Durchkontaktierungen zu verwenden.

　　4. Die Strom- und Erdungsstifte sollten in der Nähe gebohrt werden, und die Leitung zwischen der Durchkontaktierung und dem Stift sollte so kurz wie möglich sein, da sie die Induktivität erhöhen. Gleichzeitig sollten die Strom- und Masseleitungen so dick wie möglich sein, um die Impedanz zu reduzieren.

　　5. Platzieren Sie einige geerdete Durchkontaktierungen in der Nähe der Durchkontaktierungen der Signalschicht, um die nächstgelegene Schleife für das Signal bereitzustellen. Es ist sogar möglich, eine große Anzahl redundanter Massedurchkontaktierungen auf der Leiterplatte zu platzieren. Natürlich muss das Design flexibel sein. Das zuvor besprochene Via-Modell ist der Fall, bei dem sich auf jeder Schicht Pads befinden. Manchmal können wir die Ballen einiger Schichten verkleinern oder sogar entfernen. Insbesondere wenn die Dichte von Durchkontaktierungen sehr hoch ist, kann es zur Bildung einer Bruchrille kommen, die die Schleife in der Kupferschicht trennt. Um dieses Problem zu lösen, können wir nicht nur die Position der Durchkontaktierung verschieben, sondern auch in Betracht ziehen, die Durchkontaktierung auf der Kupferschicht zu platzieren. Die Pad-Größe wird reduziert.