डिजाइन कौशल साझा करने के माध्यम से पीसीबी

वाया बहुपरत पीसीबी के महत्वपूर्ण घटकों में से एक है, और ड्रिलिंग की लागत आमतौर पर पीसीबी निर्माण की लागत का 30% से 40% तक होती है। सीधे शब्दों में कहें, पीसीबी पर हर छेद को एक माध्यम कहा जा सकता है। फ़ंक्शन के दृष्टिकोण से, वायस को दो श्रेणियों में विभाजित किया जा सकता है: एक का उपयोग परतों के बीच विद्युत कनेक्शन के लिए किया जाता है; दूसरे का उपयोग उपकरणों को ठीक करने या स्थिति बनाने के लिए किया जाता है। प्रक्रिया के संदर्भ में, वियास को आम तौर पर तीन श्रेणियों में विभाजित किया जाता है, अर्थात् ब्लाइंड विआस, बरीड विआस और थ्रू वियास।

ब्लाइंड विअस मुद्रित सर्किट बोर्ड की ऊपरी और निचली सतहों पर स्थित होते हैं और एक निश्चित गहराई होती है। उनका उपयोग सतह रेखा और अंतर्निहित आंतरिक रेखा को जोड़ने के लिए किया जाता है। छेद की गहराई आमतौर पर एक निश्चित अनुपात (एपर्चर) से अधिक नहीं होती है। दफन छेद मुद्रित सर्किट बोर्ड की आंतरिक परत में स्थित कनेक्शन छेद को संदर्भित करता है, जो सर्किट बोर्ड की सतह तक विस्तारित नहीं होता है। उपर्युक्त दो प्रकार के छेद सर्किट बोर्ड की आंतरिक परत में स्थित होते हैं, और फाड़ना से पहले एक थ्रू-होल बनाने की प्रक्रिया द्वारा पूरा किया जाता है, और कई आंतरिक परतों को वाया के गठन के दौरान ओवरलैप किया जा सकता है। तीसरे प्रकार को छेद के माध्यम से कहा जाता है, जो पूरे सर्किट बोर्ड में प्रवेश करता है और इसका उपयोग आंतरिक इंटरकनेक्शन के लिए या घटक बढ़ते पोजिशनिंग छेद के रूप में किया जा सकता है। क्योंकि प्रक्रिया में थ्रू होल को महसूस करना आसान होता है और लागत कम होती है, इसका उपयोग अन्य दो प्रकार के थ्रू होल के बजाय अधिकांश मुद्रित सर्किट बोर्डों में किया जाता है। नीचे उल्लिखित छेद के माध्यम से, जब तक अन्यथा निर्दिष्ट न हो, छेद के माध्यम से माना जाता है।

　　1. डिजाइन के दृष्टिकोण से, एक माध्यम मुख्य रूप से दो भागों से बना होता है, एक बीच में ड्रिल छेद होता है, और दूसरा ड्रिल छेद के आसपास पैड क्षेत्र होता है। इन दो भागों का आकार के माध्यम से आकार निर्धारित करता है। जाहिर है, उच्च गति, उच्च घनत्व पीसीबी डिजाइन में, डिजाइनर हमेशा उम्मीद करते हैं कि छेद के माध्यम से छोटा है, बेहतर, ताकि बोर्ड पर अधिक तारों की जगह छोड़ी जा सके। इसके अलावा, छेद के माध्यम से छोटा, अपने स्वयं के परजीवी समाई है। यह जितना छोटा होता है, हाई-स्पीड सर्किट के लिए उतना ही उपयुक्त होता है। हालांकि, छेद के आकार में कमी से लागत में वृद्धि भी होती है, और वायस के आकार को अनिश्चित काल तक कम नहीं किया जा सकता है। यह ड्रिलिंग और चढ़ाना जैसी प्रक्रिया प्रौद्योगिकियों द्वारा सीमित है: छेद जितना छोटा होगा, उतनी ही अधिक ड्रिलिंग छेद में जितना अधिक समय लगेगा, केंद्र की स्थिति से विचलित होना उतना ही आसान होगा; और जब छेद की गहराई ड्रिल किए गए छेद के व्यास से 6 गुना अधिक हो जाती है, तो यह गारंटी नहीं दी जा सकती है कि छेद की दीवार को तांबे के साथ समान रूप से चढ़ाया जा सकता है। उदाहरण के लिए, एक सामान्य 6-परत पीसीबी बोर्ड की मोटाई (छेद की गहराई के माध्यम से) लगभग 50Mil है, इसलिए पीसीबी निर्माता जो न्यूनतम ड्रिलिंग व्यास प्रदान कर सकते हैं वह केवल 8Mil तक पहुंच सकता है।

　　Second, the parasitic capacitance of the via hole itself has a parasitic capacitance to the ground. If it is known that the diameter of the isolation hole on the ground layer of the via is D2, the diameter of the via pad is D1, and the thickness of the PCB board is T, The dielectric constant of the board substrate is ε, and the parasitic capacitance of the via is approximately: C=1.41εTD1/(D2-D1) The main effect of the parasitic capacitance of the via on the circuit is to extend the rise time of the signal and reduce The speed of the circuit. For example, for a PCB with a thickness of 50Mil, if a via with an inner diameter of 10Mil and a pad diameter of 20Mil is used, and the distance between the pad and the ground copper area is 32Mil, then we can approximate the via using the above formula The parasitic capacitance is roughly: C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF, the rise time change caused by this part of the capacitance is: T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps. It can be seen from these values ??that although the effect of the rise delay caused by the parasitic capacitance of a single via is not obvious, if the via is used multiple times in the trace to switch between layers, the designer should still consider carefully.

　　3. Parasitic inductance of vias Similarly, there are parasitic inductances along with parasitic capacitances in vias. In the design of high-speed digital circuits, the damage caused by parasitic inductances of vias is often greater than the impact of parasitic capacitance. Its parasitic series inductance will weaken the contribution of the bypass capacitor and weaken the filtering effect of the entire power system. We can simply calculate the approximate parasitic inductance of a via with the following formula: L=5.08h[ln(4h/d)+1] where L refers to the inductance of the via, h is the length of the via, and d is the center The diameter of the hole. It can be seen from the formula that the diameter of the via has a small influence on the inductance, and the length of the via has the greatest influence on the inductance. Still using the above example, the inductance of the via can be calculated as: L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH. If the rise time of the signal is 1ns, then its equivalent impedance is: XL=πL/T10-90=3.19Ω. Such impedance can no longer be ignored when high-frequency current passes. Special attention should be paid to the fact that the bypass capacitor needs to pass through two vias when connecting the power layer and the ground layer, so that the parasitic inductance of the via will double.

　　4. उच्च गति पीसीबी में डिजाइन के माध्यम से। vias की परजीवी विशेषताओं के उपरोक्त विश्लेषण के माध्यम से, हम देख सकते हैं कि उच्च गति पीसीबी डिजाइन में, प्रतीत होता है सरल vias अक्सर सर्किट डिजाइन के लिए महान नकारात्मक लाने. सामान। वायस के परजीवी प्रभावों के कारण होने वाले प्रतिकूल प्रभावों को कम करने के लिए, डिजाइन में जितना संभव हो उतना निम्नलिखित किया जा सकता है:

　　1. लागत और सिग्नल गुणवत्ता के दो पहलुओं से, उचित आकार का चयन करें। उदाहरण के लिए, 6-10 लेयर मेमोरी मॉड्यूल पीसीबी डिज़ाइन के लिए, 10/20Mil (ड्रिल्ड/पैड) विअस का उपयोग करना बेहतर है। कुछ उच्च घनत्व वाले छोटे आकार के बोर्डों के लिए, आप 8/18Mil का उपयोग करने का भी प्रयास कर सकते हैं। फ़्लैट आदि। वर्तमान तकनीकी परिस्थितियों में, छोटे वियास का उपयोग करना मुश्किल है। शक्ति या जमीनी स्तर के लिए, आप प्रतिबाधा को कम करने के लिए बड़े आकार का उपयोग करने पर विचार कर सकते हैं।

　　2. ऊपर चर्चा किए गए दो सूत्रों का निष्कर्ष निकाला जा सकता है कि एक पतले पीसीबी का उपयोग वाया के दो परजीवी मापदंडों को कम करने के लिए फायदेमंद है।

　　3. पीसीबी बोर्ड पर सिग्नल ट्रेस की परतों को बदलने की कोशिश न करें, यानी अनावश्यक वियास का उपयोग न करने का प्रयास करें।

　　4. पावर और ग्राउंड पिन को पास में ड्रिल किया जाना चाहिए, और वाया और पिन के बीच का लीड जितना संभव हो उतना छोटा होना चाहिए, क्योंकि वे अधिष्ठापन को बढ़ाएंगे। उसी समय, प्रतिबाधा को कम करने के लिए शक्ति और जमीन की ओर जाता है जितना संभव हो उतना मोटा होना चाहिए।

　　5. सिग्नल के लिए निकटतम लूप प्रदान करने के लिए सिग्नल लेयर के vias के पास कुछ ग्राउंडेड विअस रखें। पीसीबी बोर्ड पर बड़ी संख्या में अनावश्यक ग्राउंड वियास रखना भी संभव है। बेशक, डिजाइन को लचीला होना चाहिए। पहले चर्चा की गई मॉडल के माध्यम से वह मामला है जहां प्रत्येक परत पर पैड होते हैं। कभी-कभी, हम कुछ परतों के पैड को कम या हटा भी सकते हैं। विशेष रूप से जब विआस का घनत्व बहुत अधिक होता है, तो यह एक ब्रेक ग्रूव के गठन का कारण बन सकता है जो तांबे की परत में लूप को अलग करता है। इस समस्या को हल करने के लिए, के माध्यम से की स्थिति को स्थानांतरित करने के अलावा, हम तांबे की परत पर माध्यम रखने पर भी विचार कर सकते हैं। पैड का आकार कम हो गया है।